体系结构经典基础（冯·诺依曼/存储层次/总线/寻址方式）

• 五大部件
• 存储程序思想
• 冯·诺依曼 vs 哈佛

冯·诺依曼计算机五大部件：运算器（ALU）、控制器（CU）、存储器（主存）、输入设备、输出设备。核心是"存储程序"思想：程序（指令）和数据都以二进制形式存放在同一个存储器中，CPU 按地址顺序取指令、执行指令，程序可被当作数据处理。与哈佛结构的关键区别：冯·诺依曼采用"单一存储器，指令和数据共用"（存储程序从同一存储器取指令和数据），哈佛结构把"指令存储器与数据存储器分开"（如 ARM 的 I-cache/D-cache 分离）。冯·诺依曼简单、统一，但存在取指与取数据争用存储器的瓶颈（冯·诺依曼瓶颈）；哈佛结构指令/数据分离，可并行取指与取数，但需两套存储器。

冯·诺依曼五大部件 + 存储程序思想（程序与数据同存）是其本质。哈佛结构分离指令/数据存储，是现代 CPU 在 L1 采用分离缓存（I-cache/D-cache）的体现。

• 存储层次
• 容量/速度
• 局部性原理

存储层次从寄存器（最快、最小、最贵）→ Cache（SRAM）→ 主存（DRAM）→ 辅存（磁盘/SSD，最慢、最大、最便宜），逐级容量变大、速度变慢、成本降低。这是"速度-容量-成本"的权衡：无法用单一器件同时满足高速、大容量、低成本。局部性原理（时间局部性：近期访问的数据可能再次访问；空间局部性：相邻数据可能被访问）支撑该设计：程序访问往往集中在少数区域，绝大多数访问命中最快的小层次（寄存器/L1），少数访问落入较大层次。因此整体平均访问时间接近最快层，同时获得接近最大层的容量。局部性原理是存储层次能高效工作的前提。

存储层次是"速度-容量-成本"三角的权衡，局部性原理保证"热数据常驻快层"，使平均访问时间接近最快层。这是所有缓存设计的理论基础。

• 指令周期
• 各阶段
• PC 变化

指令周期通常分为：取指（IF，按 PC 从存储器取指令）、译码（ID，解析指令与操作数）、执行（EX，算术逻辑运算）、访存（MEM，读写内存，非所有指令）、写回（WB，把结果写回寄存器）。PC（程序计数器）的变化：取指时 PC 指向下一条要取的指令地址；取指后 PC 通常自动加指令长度（顺序执行，PC+4 或 +指令长度）；若执行分支/跳转指令，PC 被更新为跳转目标地址（分支指令在 EX/ID 阶段根据条件更新 PC）。因此 PC 在取指阶段提供地址，在取指后顺序递增，在分支时被改写为目标。

指令周期是取指→译码→执行→访存→写回。PC 在取指时提供地址，取指后顺序递增，分支时被改写。理解 PC 是理解指令执行流程与控制流的关键。

• 各寻址方式
• 有效地址计算
• 适用场景

立即寻址：操作数是指令中的立即数（无需取地址），用于常量。直接寻址：有效地址 = 指令中的地址字段，直接访问内存，用于简单全局变量。间接寻址：指令地址字段指向一个内存单元，该单元存放真实地址（地址的地址），用于指针/动态地址。寄存器寻址：操作数在寄存器中，最快，用于局部变量/运算。变址寻址：有效地址 = 基址寄存器 + 变址寄存器（或寄存器+偏移），用于数组下标访问。基址寻址：有效地址 = 基址寄存器 + 偏移（offset），用于访问结构体字段/栈/程序数据。相对寻址：有效地址 = PC + 偏移，用于分支/跳转。各场景：立即（常量）、直接（全局）、间接（指针）、寄存器（局部）、变址（数组）、基址（结构/栈）、相对（分支）。

寻址方式决定"如何得到操作数位置"。立即（操作数即数据）、寄存器（快）、直接/间接/变址/基址/相对（各种内存计算）。理解各方式对读汇编、优化代码很重要。

• 三类总线
• 职责
• 地址总线宽度与寻址空间

数据总线：传输数据（CPU 与内存/外设间），宽度决定一次传输的数据位数（如 64 位总线一次传 8 字节）。地址总线：传输地址，CPU 用它指定要访问的内存/外设单元，宽度决定可寻址的单元数。控制总线：传输控制信号（读、写、时钟、中断、总线请求等），协调各部件动作。地址总线宽度决定最大寻址空间：因为地址总线有多少位，就能表示多少个不同的地址（2^N 个），如 32 位地址总线可寻址 2^32 = 4GB 个地址单元（按字节寻址则 4GB），64 位可寻址 2^64。地址位宽 N 直接决定可区分地址数量的上限，故决定最大寻址空间。

数据总线传数据、地址总线传地址、控制总线传控制。地址总线宽度 N 决定 2^N 个可寻址单元，即最大寻址空间（如 32 位=4GB）。这是寻址能力的核心。

• 冯·诺依曼瓶颈
• 缓解手段
• 缓存/预取

冯·诺依曼瓶颈指：指令和数据共用一个存储器/总线，CPU 取指与取数据争用同一存储通路，导致"带宽受限"（存储带宽无法满足 CPU 吞吐），CPU 常因等待存储而空闲。现代 CPU 缓解手段：一是 Cache（缓存层次），把高频数据放在片内缓存，减少对外部存储的访问，缓解带宽压力；二是指令预取（instruction prefetch），提前把后续指令取到缓存/缓冲，掩盖取指延迟；三是指令/数据分离（哈佛结构），在 L1 采用分离的 I-cache 与 D-cache，让取指与取数据并行访问，避免争用同一缓存端口，提高带宽。此外多级缓存、预取、分支预测等共同缓解瓶颈。

冯·诺依曼瓶颈是"共用存储通路带宽受限"。Cache 减少外部访问、预取掩盖延迟、I/D 分离并行取指取数，是现代 CPU 缓解该瓶颈的三大手段。

• 中断响应流程
• 保护现场
• 中断向量表

CPU 响应中断的完整流程：1）中断检测与响应：执行完当前指令后，CPU 检测到中断请求，若中断允许，则响应。2）保护现场：压栈保存当前 PC（返回地址）、处理器状态（PSW/标志寄存器）、相关寄存器等，以便中断返回后恢复。3）查中断向量表：CPU 根据中断号（中断类型码）查中断向量表（IDT），取得中断服务程序（ISR）的入口地址。4）进入中断服务程序：跳转到 ISR，执行中断处理逻辑。5）恢复现场并返回：ISR 结束（iret），弹出保存的现场（PC、PSW、寄存器），恢复 CPU 状态，返回到被中断的指令继续执行。现场保护与恢复保证中断前后程序状态一致。

中断流程核心是"保护现场→查向量表→进 ISR→恢复现场"。现场保护（压栈 PC/PSW/寄存器）与恢复保证中断不破坏原程序。中断向量表把中断号映射到 ISR 入口。

• SRAM 原理
• DRAM 原理
• 差异与用途

SRAM（静态随机存取存储器）：用触发器（6 个晶体管）存储每个位，无需刷新，保持状态不丢失，速度快。DRAM（动态随机存取存储器）：用电容（1 个晶体管 + 1 个电容）存储每个位，电容会漏电，需周期性刷新，速度较慢。差异：SRAM 快、功耗较高、面积大（每 bit 多晶体管）、成本高；DRAM 慢、需刷新、面积小（每 bit 少晶体管）、成本低、容量大。用途：Cache 用 SRAM，因为需要极高的访问速度（L1 延迟几个周期），且容量小、成本可接受；主存用 DRAM，因为需要大容量、低成本，且速度要求低于 Cache（可通过 Cache 缓存掩盖 DRAM 延迟）。所以"Cache 用 SRAM 求快、主存用 DRAM 求容量与成本"。

SRAM 快但贵（触发器），DRAM 慢但便宜（电容+刷新）。缓存要快用 SRAM，主存要容量用 DRAM，这是存储层次的速度-成本分配。

• ISA
• 微架构
• 同 ISA 不同实现

ISA（指令集架构）是"软件可见的接口"：指令集、寄存器、寻址方式、数据类型、异常等，是体系结构的逻辑抽象，规定"CPU 能执行的指令与语义"（如 x86-64、ARM64、RISC-V）。微架构（microarchitecture）是"硬件如何实现 ISA"：流水线、乱序、缓存、分支预测、执行单元等内部设计，决定性能。区别：ISA 是"契约"（软件依赖它），微架构是"实现"（性能来自它）。同一 ISA 可以有不同性能实现，因为微架构可以千差万别：同样的 x86-64 指令，Intel 与 AMD 用不同流水线深度、缓存大小、乱序深度、执行单元实现，性能不同；甚至同一厂商不同代（如 Zen 1-4）微架构不同。只要都正确执行 ISA，软件兼容，性能由微架构决定。

ISA 是"接口契约"，微架构是"性能实现"。同一 ISA 可被不同微架构实现（不同流水线/缓存/乱序），因此性能各异但软件兼容。这是体系结构分层的关键。

• 字长
• 可寻址空间
• 整数范围

机器字长指一次能处理的位数（寄存器/ALU 宽度）。32 位：可寻址空间 2^32 = 4GB（按字节）、整数范围为 32 位（约 ±21 亿）、浮点运算一次处理 32 位。64 位：可寻址空间 2^64（极大，实际受物理限制）、整数范围 64 位、浮点/ALU 一次处理 64 位（double 运算更高效）。迁移到 64 位主要解决"可寻址空间不足"：32 位单进程只能寻址 4GB（实际因地址空间分片更少），无法容纳大内存/大数据处理；64 位提供超大虚拟地址空间，支撑大内存、大文件、大数据应用。同时 64 位整数范围更大、double 运算更高效。代价：指针/寄存器宽一倍，内存占用增加。

字长决定可寻址空间（2^字长）与整数/浮点宽度。迁移 64 位主要解决寻址空间不足（>4GB），并提升大整数与 double 运算效率。

• RISC/CISC 差异
• x86 微操作
• ARM 复杂化

经典差异：CISC（如 x86）指令多、变长、复杂（单指令可含内存操作、多步），代码密度高、译码复杂；RISC（如 ARM、MIPS）指令少、定长、简单（寄存器到寄存器），译码简单、易流水线。现代融合：x86 用译码器把变长 CISC 指令翻译成定长 RISC-like 微操作（μops）再执行，后端用 RISC 方式（乱序、流水）；ARM 在保持定长 RISC 基础上增加复杂指令（如 Thumb、NEON、DP 指令、读取/修改内存指令），扩展指令集。两者向"RISC 内核 + 复杂指令集/译码"融合：x86 内在 RISC 化（μops），ARM 外在复杂化（更多指令），最终都追求"兼容性/代码密度 + 流水线高效"。

融合体现为"x86 用 RISC 内核执行 CISC、ARM 保留 RISC 本质并增加复杂指令"。两者从"简单 vs 复杂"走向"高效执行 + 丰富指令集"的折中。

• MMIO
• PIO
• x86/ARM 偏好

MMIO（存储器映射 I/O）：外设寄存器映射到统一的内存地址空间，用普通访存指令（load/store）访问外设，读写某个地址即操作外设寄存器。PIO（端口 I/O）：外设有独立的 I/O 地址空间，用专用 I/O 指令（如 x86 的 in/out）访问。差异：MMIO 用统一地址空间、普通访存指令，简单统一，可与内存一样被缓存/映射；PIO 有独立地址空间、专用指令，不占用内存地址，但需专用指令。x86 两者都支持（有独立 I/O 空间，用 in/out），但现代 x86 也大量用 MMIO；ARM 只支持 MMIO（无独立 I/O 空间，统一用 load/store 访问外设）。因此 ARM 偏好 MMIO，x86 两种都有但 MMIO 也更常用。

MMIO 外设映射进内存地址空间、用 load/store；PIO 用独立 I/O 空间和专用指令。ARM 只有 MMIO，x86 两者皆有（PIO 用 in/out）。这是 ISA 差异的体现。

• 奇偶校验
• ECC
• SEC-DED

奇偶校验（parity）：用 1 位校验位检测单比特错误（能检测 1 位错误，不能纠正，且无法发现偶数位错误）。ECC（SEC-DED，Single Error Correct, Double Error Detect）：用汉明码，能检测并纠正 1 位错误（SEC），能检测 2 位错误（DED），即"单比特纠错、双比特检错"。ECC 通常每 64 位数据用约 8 位校验位。服务器内存普遍使用 ECC 的原因：服务器运行时间长、内存量大、数据可靠性要求高，内存比特翻转（软错误，如辐射、噪声）会导致数据损坏/崩溃，ECC 能在运行时自动纠正单比特错误、检测双比特错误，避免静默数据损坏，保障长时间运行的可靠性（数据库、金融、云计算等不能出错）。普通 PC 为降低成本/性能通常不用 ECC。

奇偶校验检 1 位错、ECC(SEC-DED) 纠 1 位/检 2 位错。服务器因运行时间长、数据可靠性要求高、内存大，需 ECC 自动纠错防静默损坏。

• 流水线原理
• 三类冒险
• 流水线深度

流水线原理：把指令执行拆成多个阶段（取指/译码/执行/访存/写回），各阶段并行处理不同指令，提高吞吐。三类冒险：结构冒险（资源冲突，如取指与访存争用内存）→ 用分离指令/数据缓存（哈佛）、资源复制解决；数据冒险（RAW/WAR/WAW）→ 用 forwarding（旁路）、stall、寄存器重命名、乱序执行解决；控制冒险（分支不确定）→ 用分支预测、延迟槽、冲刷解决。流水线深度对主频与效率：流水线越深，每阶段越短，主频可越高（关键路径缩短）；但深度增加带来更多锁存开销、更长的分支误预测惩罚、冒险处理更复杂，效率下降（流水线启动/冲刷成本）。因此深度是"主频 vs 效率"的权衡，过深反而可能因误预测惩罚抵消收益。

流水线用阶段并行提升吞吐。三类冒险分别用资源分离、forwarding/重命名、分支预测解决。深度提升主频但增加误预测惩罚与锁存开销，需权衡。

• 分支预测重要性
• 误预测开销
• 投机执行与 Meltdown/Spectre

分支预测对现代 CPU 至关重要：深流水线中，分支未确定时无法继续取指，若等分支确定再取指会浪费大量周期，故需预测分支方向/目标，让流水线沿预测路径持续取指执行（投机执行），保持吞吐。预测失败的开销：冲刷（flush）预测路径上已取指/执行的所有指令，重新取指执行正确路径，开销等于流水线深度（取指到分支执行的距离，可达 15-30 周期），浪费大量周期。Meltdown/Spectre 与投机执行相关：投机执行不仅执行预测路径上的指令，还会产生副作用（如缓存加载、地址计算），即使这些指令最终被丢弃（未提交），其副作用（如缓存状态）仍可被攻击者通过侧信道（时序）观测，从而泄露本应被隔离的敏感数据。即投机执行"为了性能越权执行，留下的副作用被利用"。

分支预测让深流水线不空转，误预测惩罚正比于流水线深度。投机执行的副作用（缓存侧信道）被 Meltdown/Spectre 利用，是"性能优化引入安全漏洞"的经典案例。

• DMA
• 程序控制 I/O
• DMA 与缓存一致性

程序控制 I/O（PIO，如 CPU 循环读寄存器/搬运数据）每条数据都要 CPU 参与，大块数据搬运时 CPU 被占用、效率低。DMA（Direct Memory Access）让外设（DMA 控制器）直接与内存批量传输数据，绕过 CPU，CPU 只需启动传输并等待完成中断，从而解放 CPU 用于其他工作，实现高吞吐的大块数据传输（磁盘、网卡、显卡）。DMA 与缓存一致性：DMA 直接读写内存，若 CPU 的缓存中有该数据的副本，可能与 DMA 写内存的数据不一致（CPU 读到旧缓存值，或 DMA 读到脏缓存值）。解决方案：一是 DMA 前做 cache flush（把脏缓存写回内存）或 DMA 后 invalidate（使缓存失效重新加载）；二是用 DMA 一致性缓冲（如 Linux 的 DMA coherent mapping）；三是硬件协同（如 IOMMU、一致性协议）保证 DMA 与缓存一致。必须确保 DMA 与缓存数据一致，避免出错。

DMA 绕过 CPU 批量搬数据，提升吞吐。但 DMA 直写内存与 CPU 缓存可能不一致，需 flush/invalidate 或一致性缓冲解决。这是 DMA 可靠性的关键。

• 总线仲裁
• 集中式/分布式
• 带宽分配

多个主设备（CPU、DMA、GPU）竞争总线，需仲裁决定谁使用。集中式仲裁：由中央仲裁器（如链式查询、独立请求、计数器定时）统一决定，实现简单、集中控制，但仲裁器是瓶颈/单点故障。分布式仲裁：各设备通过共享仲裁总线/分布式算法（如菊花链、自举优先、令牌）自行决定，无中央仲裁器，故障分布、扩展性好。总线带宽在竞争时分配：按优先级（高优先级设备优先）、按公平（轮转/时间片）、按请求量（动态分配）等策略分配总线带宽，保证各设备获得合理的总线使用权。仲裁决定"谁在何时用总线"，带宽分配决定"各设备获得多少"。

集中式仲裁（中央仲裁器）简单但单点，分布式仲裁（设备自决）可靠。带宽分配用优先级/公平/动态策略。仲裁与带宽分配是多主设备总线系统的核心。

• 五级流水线
• 三类冒险
• 缓解方法

五级流水线 IF/ID/EX/MEM/WB。结构冒险：同一周期两条指令争用同一硬件（如 IF 取指与 MEM 访存争用存储器端口），缓解：分离指令/数据存储器（哈佛结构）、资源复制、流水线 stall。数据冒险：后续指令依赖前面指令结果（RAW/WAR/WAW），缓解：forwarding（旁路，EX/MEM 结果直接转发）、stall（插入气泡）、寄存器重命名（乱序）。控制冒险：分支导致取指方向不确定，缓解：分支预测、延迟槽（延迟分支）、冲刷错误指令。三类冒险分别对应"资源、数据、控制"的冲突，是流水线正确与高效的关键。

结构冒险（资源）、数据冒险（依赖）、控制冒险（分支）是五级流水线的三大障碍。分别用资源分离、forwarding/stall、分支预测/延迟槽缓解。

• 层次结构
• 各层职责
• 层间接口

计算机按层次组织：应用层（用户程序，如浏览器、数据库）→ 操作系统层（管理进程、内存、文件、设备，提供系统调用接口）→ ISA 层（指令集架构，CPU 与软件的契约，提供指令/寄存器/寻址）→ 微架构层（硬件实现，流水线、缓存、乱序）→ 数字电路层（晶体管、逻辑门、电路实现）。各层职责：应用调用 OS 的 API；OS 通过 ISA 的指令与硬件交互（系统调用/特权指令）；ISA 是软件与硬件之间的接口契约（软件依赖它，硬件实现它）；微架构具体实现 ISA 的执行；数字电路是物理底层。层间接口：应用-OS 用系统调用/API，OS-ISA 用特权指令/内存管理，ISA-微架构是对 ISA 的语义实现，微架构-电路是逻辑门实现。分层使各层独立演化、向上隐藏细节。

层次结构通过"接口"解耦：应用→OS→ISA→微架构→电路。ISA 是软硬件分界，微架构隐藏 ISA 底下，各层可独立演进。这是计算机系统设计的抽象方法。