# 1. Linux 6.x 的 Intel Hybrid CPU scheduler 在 ITD（Intel Thread Director）反馈的 HFI/Hint 优先级？ A 忽略硬件反馈 B 硬件通过 HFI 反馈核性能等级，scheduler 按线程 Hint 与优先级选择 P/E 核 ✓ 正确答案 C 只选 E 核 D 与调度无关
# 2. E-core 没有超线程（HT）与 AVX-512 在 P-core 频率影响？ A E-core 无 HT 为能效设计，AVX-512 高功耗会拉低 P-core 频率 ✓ 正确答案 B E-core 支持 AVX-512 C AVX-512 提升频率 D 无影响
# 3. AVX-512 指令的"heavy"等级（VNNI、AMX）触发 Intel "AVX-512 license"降低频率的工程价值？ A 完全禁止 AVX-512 B 在功耗预算内保护供电散热，避免热节流，同时保留 AVX-512 高吞吐 ✓ 正确答案 C 提升频率 D 与功耗无关
# 4. Ice Lake 与 Sapphire Rapids 在 AVX-512 频率档位（license 0/2/4）工程差异？ A 档位更粗 B 完全无档位 C 档位更细分，可更精确按指令类型平衡频率与吞吐 ✓ 正确答案 D 不支持 AVX-512
# 5. Hybrid 调度的"type-aware"负载均衡与 cgroup cpu.weight 的协同？ A cpu.weight 决定核类型 B 两者互斥 C cpu.weight 定份额公平，type-aware 按核类型与任务特性分配 ✓ 正确答案 D 与 cgroup 无关
# 6. P-state 协调 OS driver（acpi-cpufreq vs intel_pstate vs amd_pstate）的工程取舍？ A 延迟更高 B OS 控制更细 C 用 HWP 硬件快速调频，延迟低能效好，但 OS 控制较少 ✓ 正确答案 D 不支持硬件
# 7. Zenbleed microcode 在 SPEC AVX2/向量指令负载的频率-安全-精度取舍？ A 以牺牲部分向量性能换取安全（关闭数据泄漏），精度不受影响 ✓ 正确答案 B 关闭时精度下降 C 提升性能 D 与安全无关
# 8. PMem App Direct 模式下 DAX（直接访问）mmap 绕过 page cache 的工程价值？ A 无法持久化 B 需要 DRAM 缓冲 C 延迟更高 D 直接访问 PMem，减少数据拷贝与 cache 占用，降低持久写延迟 ✓ 正确答案
# 9. AMD 3D V-Cache 在 CCD 之上叠堆 64MB SRAM 的 cache hierarchy 工程价值？ A 增加 DRAM 访问 B 减小 L3 C 扩大 L3 容量，降低缓存缺失率，减少 DRAM 访问延迟 ✓ 正确答案 D 与缓存无关
# 10. 3D V-Cache 的 hybrid bonded（TSV + hybrid bonding）vs 传统 heat sink 设计？ A 互连密度更高、延迟更低、散热更优 ✓ 正确答案 B 工艺更简单 C 带宽更低 D 不确定
# 11. 3D V-Cache 在游戏、数据库、SPEC CPU 的延迟敏感负载工程价值？ A 纯计算型负载 B 缓存容量敏感、瓶颈在缓存缺失的延迟敏感负载（游戏/数据库/部分 SPEC） ✓ 正确答案 C 带宽饱和负载 D 所有负载等同
# 12. 3D V-Cache 在 96MB L3 + 32MB L2（L3 from L2）的 cache line migration？ A 只存在 L2 B 丢弃所有 line C 管理 line 在 L2/L3 间移动，利用大 L3 保留 victim line，减少重复抓取 ✓ 正确答案 D 与缓存无关
# 13. 3D V-Cache 与 CCD 数量的拓扑，dual-CCD Zen3 vs tri-CCD Zen4 在 L3 共享上如何？ A 无跨 CCD 访问 B 所有 CCD 共享同一 L3 C 与 CCD 无关 D L3 按 CCD 私有，更多 CCD 容量更大但跨 CCD 访问延迟增加 ✓ 正确答案
# 14. P-state（Performance State）相对 S-state（C-state）的频率/电压切换工程语义？ A P-state 是运行态调频，C-state 是空闲态降功耗 ✓ 正确答案 B 两者都是运行态 C P-state 是空闲态 D 无区别
# 15. Hardware-Implemented P-states（HWP, Speed Shift）相对 OS-controlled P-state 的延迟？ A 调频决策在硬件内完成，响应延迟低，适应负载突变的能效性能更好 ✓ 正确答案 B OS 控制更细 C 延迟更高 D 不支持调频
# 16. HWP 的"Energy Performance Preference"（EPP）hint 在 performance、balance_performance、balance_power、power 的工程价值？ A 用性能-能效偏好 hint 让硬件按负载类型优化频率，平衡性能与功耗 ✓ 正确答案 B 硬性固定频率 C 与能效无关 D 禁用 HWP
# 17. PMem 在 Redis RocksDB 引擎的工程取舍，延迟 vs 持久性如何权衡？ A 延迟与 DRAM 相同 B 用较高延迟换取断电持久性，且远快于 SSD ✓ 正确答案 C 不持久 D 与 SSD 相同
# 18. Intel Alder Lake 的 P-core（Golden Cove）与 E-core（Gracemont）调度器协同策略？ A 与硬件无关 B 所有任务放 P-core C 随机分配 D 硬件 ITD 给线程 Hint，OS 按 Hint 与核特性把性能敏感任务放 P-core、能效任务放 E-core ✓ 正确答案
# 19. AMD Zen4 的 AVX-512 与 P-state（PPT/CTF/EDC）的协调？ A 无功耗限制 B 禁止 AVX-512 C 依据 PPT/CTF/EDC 功耗电流限制自动降频，在预算内最大化 AVX-512 吞吐 ✓ 正确答案 D 固定频率
# 20. AVX-512 turbo 频率限制的 telemetry MSR（IA32_MISC_PACKAGE_POWER_INFO）的工程价值？ A 与频率无关 B 隐藏功耗信息 C 暴露功耗与 AVX-512 频率限制，供监控与调优决策 ✓ 正确答案 D 只用于游戏
# 21. Raptor Lake Refresh 与 Meteor Lake 在 Hybrid 拓扑与 ring 互联差异？ A 单 die 更复杂 B Meteor Lake 多 tile 分立设计，跨 tile 访问延迟更高，但能效与模块化更好 ✓ 正确答案 C 无差异 D Meteor Lake 无 ring
# 22. Type-1（仅 cache 缓存加速）vs Type-2（cache+mem 加速器）的工程用例？ A Type-2 是纯内存 B Type-2 无缓存 C 两者相同 D 增加 device memory 与 IO，除缓存外提供设备内存与主机访问能力 ✓ 正确答案
# 23. IDE 链路加密（Link IDE）与流量层加密（stream IDE）在 anti-snoop 流的工程差异？ A 按流量流粒度加密，可选择性保护敏感流并支持 anti-snoop ✓ 正确答案 B 全链路统一加密 C 不加密 D 粒度更粗
# 24. Intel Turbo Boost 3.0 的"preferred cores"识别与 linux kernel sched 偏好？ A 只用于 E-core B 忽略 preferred core C 随机分配 D 通过 ITMT 识别 preferred core 并给更高调度优先级，单线程负载优先放其上 ✓ 正确答案
# 25. Intel Optane Persistent Memory（PMem）200 系列在 Memory Mode 与 App Direct 模式的工程边界？ A 只需大容量易失内存 B 需要断电持久或低延迟持久访问（数据库、日志） ✓ 正确答案 C 只做缓存 D 无持久性需求
# 26. PMem 的 fsync 替代 fsync 的持久性 commit（clwb + sfence）的工程语义？ A 需要写盘 B 延迟更高 C 只保证顺序不持久 D 直接写回持久内存并保证顺序，无需磁盘 I/O，持久化延迟低一个数量级 ✓ 正确答案
# 27. PMem 与 CXL Type-3 device 在软件接口的工程差异？ A 两者接口相同 B CXL Type-3 支持持久化 C CXL Type-3 是易失内存扩展，用标准内存接口，无持久性保证 ✓ 正确答案 D CXL Type-3 用 DAX
# 28. PMem 退役后 CXL Type-3 memory expansion 的迁移路径？ A CXL Type-3 完全替代 PMem B CXL Type-3 只能扩展易失容量，无法替代 PMem 的持久性语义 ✓ 正确答案 C CXL Type-3 更持久 D 无需迁移
# 29. CXL.cache（CXL 1.1）请求通道，Req、D2HReq、BISnp 与 CXL.mem（M2SReq、M2SRwD、S2M）如何协同？ A 无分工 B 两者都做缓存 C 两者都做内存 D CXL.cache 负责缓存一致性（snoop），CXL.mem 负责内存访问（请求/响应） ✓ 正确答案
# 30. CXL.mem 在 device-attached memory（HDM-H、HDM-DB）的访问语义？ A 都主机管理 B 两者相同 C 都设备管理 D HDM-H 主机管理、作内存扩展，HDM-DB 设备管理、作设备私有内存 ✓ 正确答案
# 31. CXL.mem 在 bias mode（HM/HF）与 coherence mode 的工程边界？ A 让数据偏向主机或设备侧，减少 snoop 开销，适合偏斜访问 ✓ 正确答案 B 保证更强一致性 C 增加 snoop D 与一致性无关
# 32. CXL 3.1 的"Fabric Management API"在 PCIe fabric 的工程价值？ A 只用硬件 B 只管理单设备 C 无管理功能 D 软件统一管理 CXL fabric 拓扑、设备与交换机，支持内存池化与编排 ✓ 正确答案
# 34. CXL 3.1 相对 CXL 3.0 在 memory coherency fabric、port-based routing、trusted firmware 的扩展？ A 缩小 fabric B 扩展 memory coherency fabric 到多 Host 多设备，支持 port-based routing ✓ 正确答案 C 移除一致性 D 不用固件
# 35. CXL 3.1 引入的"Memory sharing（HDM-DB coherency）"与 CXL 2.0 simple coherent memory 的工程差异？ A 只支持单 Host B 支持多 Host 共享一致内存，需跨 Host 一致性机制 ✓ 正确答案 C 无一致性 D 与 2.0 相同
# 36. CXL 3.1 的"Security Protocol 2.0"、IDE（Integrity/Data Encryption）流量的工程价值？ A 与安全无关 B 只加密不校验 C 降低安全 D 管理密钥并加密/校验 CXL 流量，支撑机密计算与多租户隔离 ✓ 正确答案
# 37. CXL.io 在 accelerator 设备暴露 BAR 与 MMIO 的工程价值？ A 只做缓存 B 只做内存 C 无配置 D 主机通过 MMIO 访问设备寄存器，完成枚举、初始化与 IO ✓ 正确答案
# 38. CXL 3.1 在 PCIe 6.0 上的 link layer 复用（PCIe 6.0 FLIT 模式）的工程价值？ A 无延迟优势 B 降低带宽 C 获得 64GT/s 高带宽与低延迟，FLIT 提供可预测流量单元 ✓ 正确答案 D 独立物理层
# 39. CXL IDE（Integrity & Data Encryption，TS0/TS1/TS2）在 CXL 3.1 的 IDE 完成流的工程价值？ A 只加解密 B 分阶段完成 IDE 协商、密钥交换与验证，建立加密链路 ✓ 正确答案 C 无阶段 D 只做完整性
# 40. CXL IDE 在 Intel TDX、AMD SEV-SNP、ARM CCA 的机密计算扩展？ A 只保护本地内存 B 把信任边界扩展到 CXL 设备/内存，加密保护跨设备传输的机密数据 ✓ 正确答案 C 无安全作用 D 降低机密性
